home *** CD-ROM | disk | FTP | other *** search
/ HPAVC / HPAVC CD-ROM.iso / VGADOC4B.ZIP / TARGA.TXT < prev    next >
Text File  |  1995-09-29  |  24KB  |  540 lines
  1. Targa
  2. Targa+
  3.  
  4. Usually the Targa+ operates in Non-Contigous mode where the 16 I/O registers
  5. used are spread in 4 groups of 4 registers each separated by 400h. By setting
  6. a jumper the Targa+ can operate in Contigous mode where the 16 registers are
  7. laid out sequentially. Also the base I/O address is set by jumpers.
  8.  
  9. Note that this is one adapter where the indexed registers can really be 16bit
  10. wide, so that the notation W(R/W) indicates ONE 16bit index, not two 8bit ones
  11.  
  12.         Contiguous:  Non-Contiguous:   Read:       Write:
  13. Reg00:    + 00h        + 0000h        VIDSTAT     COLOR0
  14. Reg01:    + 01h        + 0001h                    COLOR1
  15. Reg02:    + 02h        + 0002h        CTL         COLOR2
  16. Reg03:    + 03h        + 0003h        MASKL       COLOR3
  17. Reg04:    + 04h        + 0400h        LBNK        VIDCON
  18. Reg05:    + 05h        + 0401h        READAD      INDIRECT
  19. Reg06:    + 06h        + 0402h        MODE1       HUESAT
  20. Reg07:    + 07h        + 0403h        OVSTRT      OVSTRT
  21. Reg08:    + 08h        + 0800h        USCAN       MASKL
  22. Reg09:    + 09h        + 0801h        MASKH       MASKH
  23. Reg10:    + 0Ah        + 0802h        OSCAN       LBNK
  24. Reg11:    + 0Bh        + 0803h        HBNK        HBNK
  25. Reg12:    + 0Ch        + 0C00h        ROWC        ROWC
  26. Reg13:    + 0Dh        + 0C01h        MODE2       MODE2
  27. Reg14:    + 0Eh        + 0C02h        RBL         WBL
  28. Reg15:    + 0Fh        + 0C03h        RBH         WBH
  29.  
  30.  
  31. Reg00 (R):  VIDSTAT
  32. bit   0  If set an odd field is being displayed if clear an even field.
  33.       1  If clear a sync signal is detected indicating that an external video
  34.          source is connected to the Targa+
  35.  
  36. Reg00 (W):  COLOR0
  37. bit 0-7  Low byte of the Border Color
  38. Note: this register is also accessible as ADV index E0h
  39.  
  40. Reg01 (W):  COLOR1
  41. bit 0-7  Second byte of the Border Color
  42. Note: this register is also accessible as ADV index E1h
  43.  
  44. Reg01 (R):  CTL
  45. bit   0  Set whenever a vertical blanking occurs. Cleared when this register
  46.          is read
  47.     1-3  The version number for the Targa chipset
  48.     4-7  Memory configuration. Ah: T16, Bh: T16P, Eh: T16/32, Fh: T16/32P
  49.           or T64
  50.  
  51. Reg02 (W):  COLOR2
  52. bit 0-7  Third byte of the Border Color.
  53.          When in 16bit mode this should be set to 0.
  54. Note: this register is also accessible as ADV index E2h
  55.  
  56. Reg03 (R):  MASKL
  57. This is the read port for Reg08
  58.  
  59. Reg03 (W):  COLOR3
  60. bit 0-7  High byte of the Border Color.
  61.          When in 16 or 24bit mode this should be set to 0
  62. Note: this register is also accessible as ADV index E3h
  63.  
  64. Reg04 (R):  LBNK
  65. This is the read port for Reg10
  66.  
  67. Reg04 (W):  VIDCON
  68. bit   0  LiveMixSrc. 0: Bilevel Blending, 1: Dynamic Blending
  69.     1-5  Contrast. 10h is nominal
  70.       6  Set if inputting from a RGB source, clear for Composite or S-video
  71.          inputs.
  72. Note: This register is also present at Advanced index E4h.
  73.  
  74. Reg05 (R):  READAD
  75. bit   3  INAE. If set the Targa+ is in Advanced Operating Mode
  76. Note: This is the read port for the ADVANCED register (Std indirect 90h)
  77.  
  78. Reg05 (W):  INDIRECT
  79. bit 0-7  If the Targa+ is in Advanced Mode (the INAE bit is set) this is the
  80.          index register for the Advanced registers.
  81.          Write the index to this register and read/write the data at Reg14.
  82.  
  83. Reg06 (R):  MODE1
  84. This is the read port for Reg12
  85.  
  86. Reg06 (W):  HUESAT
  87. bit 0-4  Hue for input composite video. Nominal 10h
  88.     5-7  Saturation for input composite video. Nominal 4
  89.  
  90. Reg07 (R/W):  OVSTRT
  91. bit 0-7  Used for standard Targa mode
  92.  
  93. Reg08 (R):  USCAN
  94. Reading this register places the Targa+ in underscan mode
  95.  
  96. Reg08 (W):  MASKL
  97. bit 0-7  Low mask byte. Each bit set will protect the corresponding bit(s) in
  98.          memory from change during CPU access. This does not affect capture!
  99. Note: This register can be read from Reg03
  100.  
  101. Reg09 (R/W):  MASKH
  102. bit 0-7  High mask byte. Each bit set will protect the corresponding bit(s) in
  103.          memory from change during CPU access. This does not affect capture!
  104.  
  105. Reg10 (R):  OSCAN
  106. Reading this register places the Targa+ in overscan mode
  107.  
  108. Reg10 (W):  LBNK
  109. bit 0-5  32K bank number for the lower half of the 64K window
  110. Note: This register can be read from Reg04
  111.  
  112. Reg11 (R/W):  HBNK
  113. bit 0-5  32K bank number for the upper half of the 64K window
  114.  
  115. Reg12 (R):  ROWCNT
  116. bit 0-7  This register is 0 when the display is in retrace, or else the number
  117.          of the line currently being displayed
  118.  
  119. Reg12 (W):  MODE1
  120. bit   0  If set the video memory is enabled, if clear the video memory is
  121.          disabled and can not be read or written.
  122.     3-5  In Targa compatibility mode this selects one of eight 64K video
  123.          memory blocks
  124.       6  MOD. If clear the INDIRECT register (reg05) is an index to the
  125.          advanced indirect registers. If set the INDIRECT register is an index
  126.          to the standard indirect registers.
  127. Note: This register can be read from Reg06
  128.  
  129. Reg13 (R/W):  MODE2
  130. bit 2-3  ZOOM factor. 0: none, 1: x2, 2: x4, 3: x8
  131.     4-5  DISPMODE.
  132.            0: Display from memory with fixed color border
  133.            1: Live video with fixed color border
  134.            2: Overlay mode with live border
  135.            3: Live mode with live border
  136.       6  Enables the capture feature.
  137.       7  GENLOCK. If set the Targa+ will attempt to sync to the clock supplied
  138.          with the incoming video. If clear the Targa+ is in Master Mode and
  139.          provides its own video timing control
  140.  
  141. Reg14 W(R/W):  RB/WB
  142. bit 0-15  Data port for the Advanced registers. The index is written to Reg05
  143.           and the data is read or written in this register.
  144.           Some of the Advanced registers are 8bits and some 16bits.
  145.  
  146. ADV index 20h W(R/W):  CLOCK
  147. bit 0-10  The 13.5MHz clock is divided by this value to get the line clock.
  148.           I.e.. 858 gives 13.5MHz/858 = 15.734KHz (NTSC frequency).
  149.  
  150. ADV index 21h (R/W):  GENCTRL
  151. bit    0  Vertical Preload Mode. If set the vertical counter is reset every
  152.           time the frame alignment is found to be false, if clear the vertical
  153.           counter is reset only after 7 consecutive fields are found to be
  154.           misaligned.
  155.      1-2  Field. Selects the field which is used for frame alignment.
  156.             0: Odd field, 1: Even field, 2: either field is used.
  157.      3-5  (R) If bit 0 is clear, this is the number of consecutive
  158.           misalignments which has happened.
  159.  
  160. ADV index 40h W(R/W):  VTOTAL
  161. bit 0-10  This is twice the number of lines in a field. If the value is odd,
  162.           interlaced timing will be generated.
  163.    11-15  Should be set to 0
  164.  
  165. ADV index 41h W(R/W):  HTOTAL
  166. bit  0-8  This is the number of SGCLK pulses in half a scanline
  167.     9-15  Should be set to 0
  168.  
  169. ADV index 42h W(R/W):  SYNC
  170. bit  0-3  This is twice the number of scanlines used for vertical sync.
  171.      4-7  Should be set to 0
  172.     8-13  This is half the number of SGCLK pulses in one horizontal sync
  173.           pulse.
  174.    14-15  Should be set to 0
  175.  
  176. ADV index 43h W(R/W):  HPHASE
  177. bit  0-8  When the Targa+ is in Slave Genlock mode, this is the number of
  178.           SGCLK pulses before a Horizontal Reference pulse is generated.
  179.           Depending on bit 9 this is from the start or the middle of the line.
  180.        9  If set the value in bits 0-8 is from the middle of the scanline,
  181.           if clear it is from the beginning of the scanline.
  182.    10-15  Should be set to 0
  183.  
  184. ADV index 44h W(R/W):  VBEND
  185. bit 0-10  This is twice the number of scanlines blanked for each field.
  186.    11-15  Should be set to 0
  187.  
  188. ADV index 45h W(R/W):  HBSTRT
  189. bit  0-8  The number of SGCLK pulses from the middle of the scanline to the
  190.           start of the Horizontal Blanking.
  191.        9  Should be set to 1
  192.    10-15  Should be set to 0
  193.  
  194. ADV index 46h W(R/W):  HBEND
  195. bit  0-8  The number of SGCLK pulses from the end of the scanline to the end
  196.           of Horizontal Blanking.
  197.     9-15  Should be set to 0
  198.  
  199. ADV index 47h W(R/W):  VSTRT
  200. bit 0-10  This is twice the scanline where display starts. If this value is
  201.           larger than VEND (index 44h) a border is shown in the color defined
  202.           by COLOR0-3 (Reg00-Reg03).
  203.    11-15  Should be set to 0
  204.  
  205. ADV index 48h W(R/W):  VEND
  206. bit 0-10  This is twice the number of the scanline where display stops.
  207.           If this value is smaller then VTOTAL (index 40h) a border is shown
  208.           in the color defined by COLOR0-3 (Reg00-Reg03).
  209.    11-15  Should be set to 0
  210.  
  211. ADV index 49h W(R/W):  HSTRT
  212. bit  0-9  The number of SGCLK pulses from the end of the scanline until
  213.           display starts. If this value is larger than HBEND (index 46h) a
  214.           border is shown in the color defined by COLOR0-3 (Reg00-Reg03).
  215.    10-15  Should be 0
  216.  
  217. ADV index 4Ah W(R/W):  HEND
  218. bit  0-9  The number of SGCLK pulses from the middle of the scanline until the
  219.           display stops. If this value is smaller then HBSTRT (index 45h) a
  220.           border is shown in the color defined by COLOR0-3 (Reg00-Reg03).
  221.    10-15  Should be 0
  222.  
  223. ADV index 4Bh W(R/W):  BURST
  224. bit  0-6  The number of SGCLK pulses from the start of Horizontal Blanking to
  225.           the start of the color burst signal.
  226.        7  Should be set to 0
  227.     8-13  The width of the color burst in SGCLK pulses.
  228.    14-15  Should be set to 0
  229.  
  230. ADV index 4Ch W(R/W):  SGCNTRL1
  231. bit  0-3  Delay for sync outputs in number of pixels. Typically 9.
  232.      4-7  Delay for the composite blanking in number of pixels.
  233.           Typically 5.
  234.        8  Should be set to 0
  235.        9  Number of refresh cycles per scan lines
  236.    10-15  Should be set to 0
  237.  
  238. ADV index 4Dh W(R/W):  SGCNTRL2
  239. bit    0  Should be set to 0
  240.        1  If set use Meander burst mode (PAL), if clear use normal burst mode
  241.           (NTSC).
  242.      2-3  The field generated when doing non-interlaced scanning.
  243.           In normal burst mode (NTSC) 0: Even field, 1: Odd field.
  244.           In Meander burst mode (PAL) 0: field0, 1: field1, 2: field2,
  245.             3: field3
  246.        4  If set the new sync generator is used for access to the new Targa+
  247.           feature set, if clear the original sync generator is used for
  248.           compatibility with the original Targa
  249.        5  If set video display is enabled.
  250.        6  If set video refresh is enabled.
  251.        7  If set enables the sync outputs (Horizontal Sync, Vertical Sync,
  252.           Composite Sync, Composite Blanking, Color Burst and half
  253.           horizontal rate signal used for PAL). If clear these outputs are
  254.           held in their inactive state.
  255.     8-15  Should be set to 0
  256.  
  257. ADV index 4Eh W(R/W):  SGSTATUS
  258. bit  0-1  The current field being displayed.
  259.           In normal burst mode (NTSC): 0: Even field, 1: Odd field
  260.           In Meander burst mode (PAL):
  261.             0: field0, 1: field1, 2: field2, 3: field3
  262.        2  If set the Targa+ is producing vertical sync.
  263.        3  The vertical drive signal
  264.        4  If set the Targa+ is producing vertical sync.
  265.     5-15  Should be set to 0
  266.  
  267. ADV index 53h W(R/W):  LINECNT
  268. bit  0-9  The number of the scanline being displayed.
  269.    10-15  Should be set to 0
  270. Note: the lower 8 bits can also be read from the ROWCNT (Reg12) register.
  271.  
  272. ADV index 80h W(R/W):  TOP
  273. bit  0-9  This is display line the display wraps to when it reaches the line
  274.           in BOT. In interlaced modes this is half the line number
  275.  
  276. ADV index 81h W(R/W):  BOT
  277. bit  0-9  When the display reaches this line it wraps to the line in TOP
  278.           In interlaced modes this is half the line number
  279.  
  280. ADV index 82h W(R/W):  VPAN
  281. bit  0-9  This is the line number the display starts at for each field.
  282.           This is coded as 511-(Physical row / 2)
  283.  
  284. ADV index 84h (R/W):  DSCAN
  285. bit    0  If clear the display is interlaced.
  286.      1-6  Should be set to 0
  287.        7  If the display is non-interlaced (bit 0 is set) this bit selects
  288.           whether the first line displayed is from the odd or even bank.
  289.             0: Odd, 1: Even
  290.  
  291. ADV index 85h (R/W):  CLOCKMODE
  292. bit  0-1  Clocking mode:
  293.             0: Up to 512 pixels per scanline, interlaced. PCLK from 9.5 to
  294.                11.5MHz. Can both display and capture.
  295.                   PCLK = SGCLK = SCLK = MCLK/4
  296.             1: Up to 512 pixels per scanline, non-interlaced. PCLK from 19 to
  297.                23MHz. Display only.
  298.                   PCLK = SCLK = MCLK/2,  SGCLK = MCLK/4
  299.             2: Hiresolution interlaced modes. PCLK from 11.5 to 13MHz and from
  300.                13.5 to 15MHz. Can both display and capture.
  301.                   PCLK = SGCLK = MCLK/2,  SCLK = MCLK/4
  302.             3: Hiresolution non-interlaced modes. PCLK from 23 to 26MHz and
  303.                from 27 to 30MHz. Display only.
  304.                   PCLK = MCLK, SGCLK = SCLK = MCLK/2
  305.      2-3  Should be set to 0
  306.        4  Set if in hiresolution modes (>512 pixels across).
  307.      5-6  These bits must be preserved when writing this register
  308.        7  Should be set to 0
  309.  
  310. ADV index 90h (R/W):  ADVANCED
  311. bit  0-1  Memory mode. 0: 8bit per pixel, 1: 16bit, 2: 24bit, 3: 32bit.
  312.        2  Set in 16 and 32 bit modes except 16bit hiresolution modes.
  313.        3  INAE. If set the Targa+ is in Advanced Operation mode, if clear in
  314.           Standard Operation mode.
  315.      4-5  Must be set to 0
  316.        6  If set interrupts are active high, if clear active low.
  317.        7  If set interrupts are enabled, if clear disabled.
  318.  
  319. ADV index 91h (R/W):  WAIT
  320. bit  0-1  Wait states for reads:  0: 1, 1: 2, 2: 4, 3: 0
  321.      2-3  Wait states for writes:  0: 1, 1: 2, 2: 4, 3: 0
  322.      4-5  Wait states for I/O ops:  0: 1, 1: 2, 2: 4, 3: 0
  323.        6  DacClk. Clock signal for I2C bus. This bit should be preserved
  324.           unless the I2C bus is being accessed.
  325.        7  DacData. Data signal for I2C bus. This bit should be preserved
  326.           unless the I2C bus is being accessed.
  327.  
  328. ADV index 92h (R/W):  CEM
  329. bit  0-3  ByCap. Each bit if set enables capture via one channel.
  330.           Bit 0 is the Blue channel, bit 1 is the Green, bit 2 is the Red
  331.           and bit 3 is the Alpha channel.
  332.  
  333. ADV index A0h W(R/W):  TAP
  334. bit  0-9  In Advanced Operating Mode this is the number of the first pixel
  335.           displayed in each line. In DSCAN or Hires mode this is in units of
  336.           two pixels
  337.  
  338. ADV index A1h (R/W):  MEMORY
  339. bit    0  Must be preserved.
  340.      1-4  Video Memory base address:
  341.                  BigBank/Linear mode:    Bank mode:
  342.              0:     illegal                80000h
  343.              1:     100000h                90000h
  344.              2:     200000h                A0000h
  345.              3:     300000h                B0000h
  346.              4:     400000h                C0000h
  347.              5:     500000h                D0000h
  348.              6:     600000h                E0000h
  349.              7:     700000h                F0000h
  350.              8:     800000h               illegal
  351.              9:     900000h               illegal
  352.             Ah:     A00000h               illegal
  353.             Bh:     B00000h               illegal
  354.             Ch:     C00000h               illegal
  355.             Dh:     D00000h               illegal
  356.             Eh:     E00000h               illegal
  357.             Fh:     F00000h               illegal
  358.      5-6  Memory addressing:
  359.             0  Bank addressing
  360.             2  BigBank addressing
  361.             3  Linear Addressing
  362.        7  If clear memory transfers are 16bit
  363.  
  364. ADV index B0h W(R/W):  BITCAP
  365. bit 0-15  Should be set to FFFFh. Reserved for future use.
  366.  
  367. ADV index D0h (R/W):  VGA
  368. bit    0  Set if each line is wider than 512 pixels.
  369.        2  compareEnb. See index EAh bits 0-1.
  370.      3-4  OverlayVGASrc. Determines the VGA overlay mode.
  371.             0: VGA only, 1: TARGA+ only, 2: TARGA+ overlay (TARGA+ specifies
  372.                overlay), 3: VGA overlay (VGA specifies overlay)
  373.        5  MixLock. Used to lock the mixer in the off state.
  374.           Should be set to 1 for compatibility with the original Targa.
  375.        7  Diff8. If set the difference between the 8bit live signal and an
  376.           8bit memory image is produced at the output of the mixer.
  377.  
  378. ADV index D1h (R/W):  COMP0
  379. bit  0-7  Low byte of the 24bit COMP register used in VGA and TARGA+ overlay
  380.           compare
  381.  
  382. ADV index D2h (R/W):  COMP1
  383. bit  0-7  Middle byte of the 24bit COMP register used in VGA and TARGA+
  384.           overlay compare. This byte is not used in 8bit modes
  385.  
  386. ADV index D3h (R/W):  COMP2/VGAMASK
  387. bit  0-7  High byte of the 24bit COMP register used in VGA and TARGA+
  388.           overlay compare. This byte is only used in 24bit modes.
  389.           This value is also used as a mask value for the TARGA+ and VGA 8bit
  390.           overlay compare modes
  391.  
  392. ADV index D8h (R/W):  LUT WRITE
  393. bit  0-7  This is the write index into the RAMDAC palette. First write the
  394.           index of the palette color to this register, then write three times
  395.           to the LUT COLOR PALETTE register (index D9h) (red, green and then
  396.           blue). When the blue data is written, this register is automatically
  397.           incremented.
  398.           This is functionally equivalent to the VGA register 3C8h
  399.  
  400. ADV index D9h (R/W):  LUT COLOR PALETTE
  401. bit  0-7  Palette data.
  402.           This is functionally equivalent to the VGA register 3C9h
  403.  
  404. ADV index DAh (R/W):  LUT MASK
  405. bit  0-7  This value is anded with the color index before it reaches the
  406.           palette chip.
  407.           This is functionally equivalent to the VGA register 3C6h
  408.  
  409. ADV index DBh (R/W):  LUT READ
  410. bit  0-7  This is the read index into the RAMDAC palette. First write the
  411.           index of the palette color to this register, then read three times
  412.           from the LUT COLOR PALETTE register (index D9h) (red, green and then
  413.           blue). When the blue data is read, this register is automatically
  414.           incremented.
  415.           This is functionally equivalent to the VGA register 3C7h
  416.  
  417. ADV index DEh (R/W):  LUT COMMAND
  418. bit  0-1  Selects the frequency band.
  419.        2  Enables the sync generator if set. Should be set for proper
  420.           operation.
  421.        3  DacEnb. Should be set (1) for proper operation.
  422.        4  Should be set (1).
  423.        5  Selects whether a 0 IRE or 7.5 IRE blanking pedestal is used.
  424.           Should be set to 0 for PAL signals.
  425.      6-7  Should be set to 0.
  426.  
  427. ADV index E0h (R/W):  COLOR0
  428. bit 0-7  Low byte of the Border Color
  429. Note: this register can also be written to at Reg00
  430.  
  431. ADV index E1h (R/W):  COLOR1
  432. bit 0-7  Second byte of the Border Color
  433. Note: this register can also be written to at Reg01
  434.  
  435. ADV index E2h (R/W):  COLOR2
  436. bit 0-7  Third byte of the Border Color
  437. Note: this register can also be written to at Reg02
  438.  
  439. ADV index E3h (R/W):  COLOR3
  440. bit 0-7  High byte of the Border Color
  441. Note: this register can also be written to at Reg03
  442.  
  443. ADV index E4h (R/W):  VIDCON
  444. bit   0  LiveMixSrc. 0: Bilevel Blending, 1: Dynamic Blending
  445.     1-5  Contrast. 10h is nominal
  446.       6  Set if inputting from a RGB source, clear for Composite or S-video
  447.          inputs.
  448. Note: This register can also be written to at Reg04
  449.  
  450. ADV index E5h (R/W):  LIVEMIXZERO
  451. bit  0-7  Used with the chromakeyer as an amplitude adjustment.
  452.           The LIVEMIX control signal to the digital Blender is calculated as:
  453.             (LiveMixIn - LIVEMIXZERO) << LiveMixGain
  454.           LiveMixGain is bits 6-7 of the BUFFERPORT register
  455.  
  456. ADV index E6h (R/W):  HUESAT
  457. Note: This register can also be written to at Reg06
  458.  
  459. ADV index E7h (R/W):  SVIDEO
  460. bit  0-6  Should be set to 1
  461.        7  SVHS. If VIDCON (ADV index E4h) bit 6 is clear this bit selects
  462.           whether the input is a standard composite signal (0) or Svideo (1).
  463.           Svideo means you have separate Y and C signals.
  464.  
  465. ADV index E8h (R/W):  VIDEOMODE
  466. bit  0-1  BufferPortSrc. Only valid if index E9h bit 0 is 0.
  467.           Determines the input to the Buffer Port Input of the Blender
  468.            0: 8bits, 1: lower 16bits, 2: upper 16bits, 3: 24bits
  469.      2-3  Which8. Selects the byte (Red, Green, Blue or Alpha) sent to the
  470.           Blender Input 2 (in 8bit mode) or used as overlay control data (in
  471.           32bit mode). 0: Blue, 1: Green, 2: Red, 3: Alpha
  472.        4  MonoSrc. If bits 5-6 are 0 this selects the source of the monochrome
  473.           capture. 0: green input channel, 1: Chromakeyer
  474.      5-6  CM. TARGA+ capture mode:  0: Mono, 2: 16bit color, 3: 24bit color
  475.        7  bbyp.  If set the Blender is bypassed and the output to the DACs is
  476.           directly from the VRAM
  477.  
  478. ADV index E9h (R/W):  BUFFERPORT
  479. bit    0  BufferPortColor.  If set the Buffer Port Input of the Blender is fed
  480.           from the Border Color registers, if clear from VRAM
  481.        1  LivePortColor. If set (and BLENDER1 bit 4 is set) the Live Port of
  482.           the Blender receives bits 0-14 of the border color registers, rather
  483.           than from VRAM
  484.        2  LiveMixColor. If set, Color3 provides the LIVEMIX control signal
  485.      3-4  LutByp. Contro9ls whether the output of the Blender is passed
  486.           through or around the LUTs
  487.        5  Alpha8. Data width of the Alpha channel. 8bit if set, 7 if clear.
  488.      6-7  LiveMixGain. Shiftvalue for the alpha control values passed to the
  489.           blender. 0: Normal, 1: Shift left 1 bit, 2: Shift left 2 bits.
  490.  
  491. ADV index EAh (R/W):  MIXCTRL3
  492. bit  0-1  overlaySrc. Specifies the source of the overlay control signal.
  493.           If index D0h bit 2 is set, the source is:
  494.             0: 8bit masked compare, 2: 15/24 bit compare
  495.           if clear, the source is:
  496.             0: bit 15 of VRAM, 1: bit 31 of VRAM, 2: 0
  497.        2  overlayInv. If set the overlay control data is inverted before being
  498.           used.
  499.        3  liveMixInv. If set the Alpha control signal is inverted before
  500.           reaching the blender.
  501.        4  CM3. If set the Targa+ recaptures the blended output from the
  502.           blenders.
  503.      5-7  Reserved. Should be set to 0
  504.  
  505. ADV index EBh (R/W):  LIVEPORT
  506. bit  0-2  Reserved. Should be set to 0
  507.        3  livePortWord. Only valid if bit 4 set and index E9h bit 1 is clear.
  508.           If set the upper 16 bits of VRAM are sent to the blender, if clear
  509.           the lower 16 bits are used
  510.        4  livePortSrc. If set the blender is fed from the border color
  511.           registers or from VRAM, if clear live data is fed to the blender.
  512.        5  live8. Only active if bit 4 is set and
  513.        6  fgp. Controls the ForeGround processor used in conjugation with the
  514.           chromakeyer.
  515.        7  Reserved. Should be set to 0
  516.  
  517. ADV index ECh (R/W):  INVERT
  518. bit    0  ZeroBlue. If set the blue signal does not participate in the
  519.           calculation of chroma signal
  520.        1  Chroma. If set the chromaOut signal only depends on the blue input
  521.      2-5  Should be set to 9
  522.        6  GreenKey. If set the red signal input does not participate in the
  523.           calculation of the chroma signal, if clear the green input is left
  524.           out.
  525.        7  livePortInv. If set the live data being routed to Blender Input 1
  526.           will be inverted
  527. Note: The chroma output is:
  528.       ChromaOut = [(blur - max(red,green))* (1-zeroBlue)] +
  529.                [(255-(green*GreenKey)+(red*(1-Greenkey)))]*(1-chroma)
  530.  
  531. ADV index EDh (R/W):  NOTOVLLEVEL
  532. bit  0-7  This value is used as a constant blend value when the B-level blend
  533.           mode is selected (bit 0 of VIDCON (ADV index E4h) is 0) and the OVL
  534.           signal is 0
  535.  
  536. ADV index EEh (R/W):  OVLLEVEL
  537. bit  0-7  This value is used as a constant blend value when the B-level blend
  538.           mode is selected (bit 0 of VIDCON (ADV index E4h) is 0) and the OVL
  539.           signal is 1
  540.